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충남대 유영준 교수·KISTI 김한슬 박사 공동 연구팀, 비트 수 예측 가능한 멀티비트 맵 디자인 구현
충남대 유영준 교수·KISTI 김한슬 박사 공동 연구팀, 비트 수 예측 가능한 멀티비트 맵 디자인 구현
  • 이승주
  • 승인 2021.10.26 13:36
  • 댓글 0
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- 플로팅 게이트 메모리의 이차원 물질 두께와 전류레벨 상관관계 증명
- 비트 수 예측이 가능한 멀티비트 맵 디자인 구현

 충남대 물리학과 유영준 교수가 주도한 국내 연구진이 이차원 물질 기반 플로팅 게이트 메모리에서 이차원 물질의 두께와 전류 레벨의 상관관계를 밝히고, 이를 토대로 원하는 진법 수를 구현하기 위한 설계도에 해당하는 멀티비트 맵을 디자인했다.

▲충남대 유영준 교수·KISTI 김한슬 박사 공동 연구팀의 연구결과가 ‘Advanced Functional Materials’ 10월 20일자에 게재된 논문 표지

 충남대 유영준 교수, 김종윤 박사, 권오훈 연구생, KISTI 김한슬 박사의 공동 연구로 수행된 이번 연구 결과는 재료과학 분야 국제저명학술지인 ‘Advanced Functional Materials(IF: 18.808, 논문 제목: Systematic Design and Demonstration of Multi-Bit Generation in Layered Materials Heterostructures Floating-Gate Memory)’ 10월 20일에 게재됐으며, 우수 논문으로 채택돼 inside front cover로 선정됐다.

 연구진이 주목한 플로팅 게이트 메모리는 현재 가장 많이 상용화된 메모리 소자 중 하나로, AI가 점점 각광을 받는 추세 속에서 속도나 집적도와 같은 주요 성능 지표 향상에 있어서 어려움을 겪고 있다.

 이에 충남대 유영준 교수 연구팀과 KISTI 김한슬 박사는 터널링 레이어 두께가 메모리 구동특성에 주는 영향을 멀티스케일 시뮬레이션과 실험적 검증으로 비트 수 제어의 기본 원리를 밝혀냈다.

▲(오른쪽부터) 충남대학교 권오훈 연구생·김종윤 박사·유영준 교수, KISTI 김한슬 박사

 공동 연구진은 최종적으로는 터널링 레이어 두께에 따른 비트 수를 예측할 수 있는 멀티비트 맵을 디자인했다.

 유영준 교수는 “이번 연구 결과는 플로팅 게이트 메모리 소자의 다진법 구현 원리에 대한 기초연구이며, 세계 최초로 터널링 레이어의 두께와 게이트 전압에 따른 전류 레벨 차이의 상관관계를 체계적으로 분석 및 입증했다”며, “향후 다양한 소재로 멀티 비트 메모리 소자들을 개발할 때 가이드와 같은 역할을 할 것으로 기대된다”고 설명했다.


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